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MT48LC16M16A2P-6A IT:Gのドラムのメモリー チップ256 Mbit 167MHz 135mA 7.5ns TSOP-54
指定
| 製品特質 | 属性値 |
|---|---|
| 16ビット | |
| 16のM X 16 | |
| FBGAコード | D9NNF |
| 167のMHz | |
| 7.5 ns | |
| 3.6 V | |
| 3ボルト | |
| 135 mA | |
| - 40 C | |
| + 85 C |
記述
一般に、3.3Vで作動し、同期インターフェイスを含んでいる256Mb SDRAM装置（16のMeg x 4 x 4銀行、8つのMeg x 8 x 4銀行、および4つのMeg x 16 x 4銀行）はクォード銀行ドラムである。すべての信号は刻時信号、CLKの肯定的な端で登録されている。x4 67,108,864ビット銀行のそれぞれは4ビットにつき2048のコラムによって8192列として組織される。x8 67,108,864ビット銀行のそれぞれは8ビットにつき1024のコラムによって8192列として組織される。x16 67,108,864ビット銀行のそれぞれは16ビットにつき512のコラムによって8192列として組織される。
読書はSDRAMへのライト・アクセスをburst-orientedであり、;アクセスは指定位置で始まり、プログラムされた順序の位置のプログラムされた数のために続く。アクセスは読書に先行している活動的な命令の登録から始まるかまたは命令を書く。住所ビットは活動的な命令との一致した使用されている銀行を選ぶのに登録し、アクセスされるべき列（BA0およびBA1は銀行を[12:0]選ぶ列を選ぶ）。住所ビット（x4:[9:0]、A11;x8:[9:0];x16:[8:0]）読書との一致した登録するか、または命令を破烈のアクセスに開始のコラムの位置を選ぶのに使用されている書く。
正常運営前に、SDRAMは初期設定されなければならない。次のセクションは詳細情報のカバー装置初期設定、記録定義、命令記述および装置操作を提供する。
アドレス・テーブル
特徴
•PC100-およびPC133迎合的
•十分に同期;すべての信号はシステム クロックの肯定的な端で登録した
•内部の、導管で送られた操作;カラム・アドレスはあらゆる時計サイクル変えることができる
•隠れる列のアクセス/前充満のための内部銀行
•プログラム可能な破烈させた長さ:1、2、4、8、または全ページ
•自動前充満は、並行自動前充満を含み、自動車によってはモードが新たになる
•自己によってはモードが新たになる（装置で利用できない）
•自動車は新たになる
– 64msの8192周期は新たになる（商業および産業）
– 16msの8192周期は新たになる（自動車）
•LVTTL互換性がある入出力
•単一3.3V ±0.3Vの電源
交換ガイド
| 船積み | 配達期間 |
内部在庫の部品のために、順序は3日に出荷するために推定される。 |
| 出荷率 |
順序を確認した後、私達は郵送料を評価する 商品の重量に基づく |
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| 出荷の選択 |
私達はDHL、Federal Express、EMS、明白なSFを登録されて提供し 航空便の国際海運。 |
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| 船積みの追跡 |
私達は追跡番号の順序の電子メールによって一度知らせる 出荷される。 |
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戻ること 保証 |
戻ること |
リターンは普通30の内で完了されたとき受け入れられる 郵送物の日付からの幾日。部品は未使用、 元の包装。顧客はのために任に当たらなければならない 船積み。 |
| 保証 |
Retechipのすべての購入は30日間のmoney-backと来る 帰りの方針はあらゆる項目に、この保証どこから適用しない 欠陥は不適当な顧客アセンブリによって引き起こされた、 指示、プロダクトに続く顧客による失敗 修正、怠慢または不適当な操作 |
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| 命令 |
支払
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T/T、PayPalのクレジット カードは査証、マスター、アメリカ人を含んでいる 明白。 |