ドラムのメモリー チップH5TQ4G63CFR-RDC DDRのドラム、256MX16、CMOS、PBGA96
H5TQ4G63は理想的に主記憶操置適用に適する大きい記録密度および高い帯域幅を要求する4,294,967,296ビットCMOS倍のデータ転送速度III (DDR3)の同期ドラム、である。時計の落ちる上がり、端に参照されるSK Hynix 4Gb DDR3 SDRAMsの提供の十分に同期動作。すべての住所および操作量がCK (CKの落ちる端)の上昇端で掛け金を降ろされる間、データ、データ ストロボはそれの落ちる上がり、端でおよびデータ マスクの入力を書くために見本抽出される。データ・パスは内部的に導管で送られ、非常に高い帯域幅を達成するために8ビットはprefetched。
特徴
- VDD=VDDQ=1.5V +/- 0.075V
- 十分に差動クロックの入力(CK、CK)操作
- 差動データ ストロボ(DQS、DQS)
- 破片DLLでCKの転移とDQ、DQSおよびDQSの転移を一直線に並べなさい
- DMのマスクはデータ ストロボの落ちる上がり、端でデータで書く
- 時計の上昇端で掛け金を降ろされるデータ、データ ストロボおよびデータ マスクを除くすべての住所そして操作量
- プログラム可能なCASの潜伏5、6、7、8、9、10、11、13および14は支えた
- プログラム可能な付加的な潜伏0、CL-1およびCL-2は支えた
- プログラム可能なCASは潜伏(CWL) = 5、6の、7、8 9および10書く
- 両方のプログラム可能な破烈させた長さ4/8順次少量およびインターリーブ モード
- 大急ぎでBLスイッチ
- 8banks
- 平均によっては周期(0°C~ 95°C)のTcaseが新たになる
- 0°C | 85°Cの7.8のµs
- 85°C | 95°C商業の3.9のµs温度(0°C | 95°C)産業温度(-40°C | 95°C)
- JEDEC標準的な78ball FBGA (x8)、96ball FBGA (x16)
- EMRSによって選ばれる運転者の強さ
- ダイスの終了の原動力は支えた
- 非同期再調節されたピンは支えた
- ZQの口径測定は支えた
- 支えられるTDQS (終了データ ストロボ) (唯一のx8)
- 支えられるLevelizationを書きなさい
- 8かまれた先取り
技術的な属性
ECCN/UNSPSC