A3P250-FG256集積回路の破片SMD SM TFPGAのシステム内プログラム可能なゲート・アレー
型式番号:A3P250-FG256
原産地:原物
最低順序量:10pcs
支払の言葉:T/T、palpayウェスタン・ユニオン
供給の能力:10000pcs/months
受渡し時間:1-3仕事日
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正会員
Shenzhen China
住所：
5C、造るDのギャラクシーWORLD.Longhua地区、Shenzhen.CN
サプライヤーの最後のログイン時間:
内 48 時間
製品詳細
会社概要
製品詳細
A3P250-FG256 SMD/SM TFPGA -システム内プログラム可能なゲート・アレー
特徴
•15 Kから1つのMシステム ゲート
•本当のデュアル ポートSRAMの144までKbits
•300までユーザーI/Os
•130 nmの7層の金属（6銅）、フラッシュ ベースのCMOSプロセス
•レベル0サポートの瞬間
•単一チップ解決
•動力を与えられたときプログラム・デザインを保つ
•350のMHzのシステム パフォーマンス
•3.3 V、66のMHzの64ビットPCIの†
•オン破片128ビットJTAGによる高度の暗号化の標準（AES）の解読を使用してISP （ARM®可能にされたProASIC®3装置を除いて） （IEEEの1532迎合的な） †
•FPGAの内容をしっかり止めるFlashLock®
•低い電力のための中心の電圧
•1.5のVだけシステムのためのサポート•Low-Impedance抜け目がないスイッチ•区分される、階層型ルーティングおよび時計の構造•700 Mbps DDR、LVDS可能なI/Os （A3P250および上）
•1.5 V、1.8ボルト、2.5ボルトおよび3.3ボルトの混合され電圧操作
•JESD8-Bごとの広い範囲の電源電圧サポート、2.7ボルトから3.6ボルトに作動するようにI/Osがする•破片ごとの4つの銀行への銀行選択可能な入力/出力の電圧
•片端接地入力/出力の標準:LVTTL、LVCMOS 3.3 V/2.5ボルト/1.8ボルト/1.5ボルト、3.3 V PCI/3.3 V PCI-Xの†およびLVCMOS 2.5 V/5.0ボルトの入力
•差動入力/出力の標準:LVPECL、LVDS、B-LVDSおよびM-LVDS （A3P250および上）•入力/出力は入力、出力で登録し、道を可能にする
•ホットスワップ対応および冷たい倹約I/Osの‡
•プログラム可能な出力スルー・レートの†およびドライブ強さ•弱い引き
•IEEE 1149.1の（JTAG）境界スキャン テスト
•ProASIC3家族を渡るPin互換性があるパッケージ
| FPGA -システム内プログラム可能なゲート・アレー | |
| 出荷の制限: | このプロダクトは追加ドキュメントが米国から輸出するように要求するかもしれない。 |
| RoHS: | N |
| A3P250 | |
| 157入力/出力 | |
| 1.5 V | |
| 0 C | |
| + 70 C | |
| SMD/SMT | |
| FBGA-256 | |
| 皿 | |
| ブランド: | 在庫の原物 |
| 高さ: | 1.2 mm |
| 長さ: | 17のmm |
| 最高の動作周波数: | 231のMHz |
| 敏感な湿気: | はい |
| ゲートの数: | 250000 |
| 製品タイプ: | FPGA -システム内プログラム可能なゲート・アレー |
| 工場パックの量: | 90 |
| 下位範疇: | プログラム可能な論理IC |
| 最高供給電圧-: | 1.575 V |
| 供給電圧-分: | 1.425 V |
| 商号: | ProASIC3 |
| 幅: | 17のmm |
| 単位重量: | 0.014110 oz |
A3P250-FG256集積回路の破片SMD SM TFPGAのシステム内プログラム可能なゲート・アレー
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