ATXMEGA8E5-AU 32MHz SPI 8のかまれたマイクロ制御回路MCU 32TQFP

ATXMEGA8E5-AUの8ビット マイクロ制御回路- MCU 32TQFP、IND TEMPの緑、1.6-3.6V

1.Features

高性能の、ローパワーAtmel® AVR® XMEGA® 8/16ビット マイクロ制御回路
不揮発性プログラムおよびデータ記憶
8K –内部システム自己プログラム可能なフラッシュの32KB
2K – 4KBブーツ セクション
512Bytes – 1KB EEPROM
1K – 4KB内部SRAM
周辺特徴
の8/16ビット住所マッチが付いている4チャンネルの高められたDMAコントローラー
8チャネルのでき事システム
の非同期および同期信号の旅程
回転式フィルターが付いているの求積法のエンコーダー
3の16ビットのタイマー/カウンター
4出力が付いている1のタイマー/カウンター捕獲チャネルを入れるため比較するか、または
2出力が付いている2のタイマー/カウンター捕獲チャネルを入れるため比較するか、または
の高い決断延長4ns PWMの決断に可能になる
モーター、LEDの照明、H橋、高いドライブの制御のためのの波形延長、およびもっと
は外的な運転者の安全な、決定論の処理および/または操業停止のために延長を非難する
のCRC-16 （CRC-CCITT）およびCRC-32 （IEEE 802.3）発電機
XMEGAのタイマー、カウンターおよび論理関数の注文の論理（XCL）モジュール
捕獲の2の8ビット タイマー/カウンターは/および16ビットの滝モード比較する
は1 USARTに注文のデータ・フレームの長さを支えるために接続した
は入力/出力ピンおよびでき事システムにプログラム可能な論理関数をするために接続した
MUXおよび、否定論履積、または、XOR、XNOR、ない、Dフリップ フロップ、Dの掛け金、RSの掛け金

双方向通信および単一ワイヤー半二重構成との2 USARTs
のマスターSPIモード
は256ビットまで構成可能のデータ・フレームの長さの注文の議定書を支える
内部8MHz発振器によって使用された場合熟睡モードから目覚しシステム
二重住所マッチが付いている1の二線式インターフェイス（互換性があるI2CおよびSMBus）
同時マスターおよび奴隷操作のための橋構成
は1MHzバス速度サポートに持ち上げる
1の連続周辺機器インターフェイス（SPI）
別の発振器およびデジタル訂正のの16ビットの実時間カウンター
1 16チャネル、12ビット、300kspsアナログ・ディジタル変換器下記のものの:
のオフセットおよび利益訂正
の平均
の過剰見本抽出および殺害
、12ビット2チャンネル、1 1Mspsデジタル アナログ変換器
窓が付いている2のアナログのコンパレーターは機能および現在の源を比較する
すべての一般目的入力/出力ピンのの外部割込み機構
の別のオン破片超低い力の発振器が付いているプログラム可能なウォッチドッグ タイマー
のQTouch®の図書館サポート
の容量性接触ボタン、スライダーおよび車輪
の特別なマイクロ制御回路特徴
調整およびプログラム可能な節電の検出パワーの
PLLのの内部および外的な時計の選択
のプログラム可能な多重レベル割り込みコントローラ
5の休眠モード
プログラムするおよびインターフェイスをデバッグするため
PDI （プログラムおよびインターフェイスをデバッグするため）

入力/出力およびパッケージ
26プログラム可能な入力/出力ピン
7x7mmの32鉛TQFP
5x5mmの32鉛VQFN
4x4mmの32鉛UQFN
の作動の電圧
1.6 – 3.6V
の動作周波数
0 – 1.6Vからの12MHz
0 – 2.7Vからの32MHz

2.Pinoutおよびブロック ダイヤグラム

3.CPU

特徴
8/16ビット、Atmel高性能AVR RISC CPU
142の指示
ハードウェア乗数
直接ALUに接続される32x8ビット記録
はRAMで積み重なる
は入力/出力のメモリ・スペースで入手しやすいスタック・ポインタを
プログラム記憶の16MBまでのおよびデータ記憶の16MBののDirect直接アドレス指定
16/24ビット入力/出力の記録への本当16/24ビット アクセス
8、16-、そして32ビット算術のためのの有効なサポート
システム重大な特徴の設定変更の保護
概観
すべてのAVR XMEGA装置は8/16ビットAVR CPUを使用する。CPUの主関数はコードを実行し、すべての計算を行うことである。CPUはアクセス メモリにでき、計算、制御ペリフェラルを行い、そしてフラッシュ・メモリのプログラムを実行する。割り込み処理は別のセクションで記述されていたり、ページの28 「割り込みそしてプログラム可能な多重レベル割り込みコントローラ」を示す。
アーキテクチャーの概要
性能および平行を最大にするためには、AVR CPUはプログラムおよびデータのために別の記憶のハーバード建築およびバスを使用する。プログラム記憶の指示はシングル レベルのパイプライニングによって実行される。1つの指示が実行されている間、次の指示はプログラム記憶から前取って来られる。これはあらゆる時計サイクルで実行される指示を可能にする。

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