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MT47H64M16NF-25E:Mのドラムのメモリー チップDDR2 1Gbit 64MX16 400のMHz 400 ps FBGA-84
指定
製品特質 | 属性値 |
---|---|
FBGAコード | D9RZH |
16ビット | |
64のM X 16 | |
1 Gbit | |
400のMHz | |
1.9 V | |
1.7 V | |
95 mA | |
0 C | |
+ 85 C |
記述
DDR2 SDRAMは高速操作を達成するのに二重データ転送速度の建築を使用する。二重データ転送速度の建築は本質的に入力/出力の球で時計サイクルごとの2つのデータ単語を移すように設計されてインターフェイスが4n先取りの建築、である。単一の読書は単一4nビットからまたは操作をDDR2 SDRAMのために書くために効果的に成っているか。広く、内部ドラムの中心の2時計周期のデータ転送およびnビット全体の4対応入力/出力の球の1半分時計周期のデータ転送。
二方向データ ストロボ(DQS、DQS#)は、受信機のデータ収集の使用のデータと共に、外的に送信される。DQSはDDR2 SDRAMによっての間に送信されるストロボ読むであり、記憶コントローラーによっての間の書く。DQSはREADsのデータと端一直線に並び、WRITEsのデータと中心一直線に並ぶ。x16提供に2つのデータ ストロボ、1および上部バイト(UDQS、UDQS#)のためのより低いバイト(LDQS、LDQS#)のための1がある。
DDR2 SDRAMは差動時計から作動する(CKおよびCK#);高く行く低く行くCKおよびCK#の交差はCKの肯定的な端と言われる。命令はCKのあらゆる肯定的な端で(住所および制御信号)登録されている。入力データはDQSの両方の端で登録され、アウトプット データはDQSの両方の端に、またCKの両方の端に参照される。
絶対最高DCの評価
注:1. VDD、VDDQおよびVDDLは互いの300mVの内でいつもあるなる;これは再ではないか。力が増や時quired。
2. VREF 0.6の× VDDQ;但し、VREFはVREF 300mV ุ VDDQであるかもしれない。
3.あらゆる入力/出力の電圧はVDDQの電圧を超過しないかもしれない。
特徴
•VDD = 1.8V ±0.1V、VDDQ = 1.8V ±0.1V
•JEDEC標準的な1.8V入力/出力(SSTL_18-compatible)
•差動データ ストロボ(DQS、DQS#)の選択
•4nビット先取りの建築
•x8のための重複した出力ストロボ(RDQS)の選択
•CKとDQおよびDQSの転移を一直線に並べるDLL
•並行操作のための8つの内部銀行
•プログラム可能なCASの潜伏(CL)
•掲示されたCASの付加的な潜伏(AL)
•潜伏を=読まれた潜伏- 1つのt CK書きなさい
•選択可能な破烈させた長さ(BL):4か8
•調節可能なデータ出力ドライブ強さ
•64msの8192周期は新たになる
•オン ダイスの終了(ODT)
•産業温度(IT)の選択
•自動車温度の(で)選択
•RoHS迎合的
•サポートJEDEC時計のジッターの指定
交換ガイド
船積み | 配達期間 | 内部在庫の部品のために、順序は3日に出荷するために推定される。 |
出荷率 | 順序を確認した後、私達は郵送料を評価する 商品の重量に基づく | |
出荷の選択 | 私達はDHL、Federal Express、EMS、明白なSFを登録されて提供し 航空便の国際海運。 | |
船積みの追跡 | 私達は追跡番号の順序の電子メールによって一度知らせる 出荷される。 | |
戻ること 保証 | 戻ること | リターンは普通30の内で完了されたとき受け入れられる 郵送物の日付からの幾日。部品は未使用、 元の包装。顧客はのために任に当たらなければならない 船積み。 |
保証 | Retechipのすべての購入は30日間のmoney-backと来る 帰りの方針はあらゆる項目に、この保証どこから適用しない 欠陥は不適当な顧客アセンブリによって引き起こされた、 指示、プロダクトに続く顧客による失敗 修正、怠慢または不適当な操作 | |
命令 |
支払
| T/T、PayPalのクレジット カードは査証、マスター、アメリカ人を含んでいる 明白。 |