M2GL005-FGG484Iのプログラム可能な論理IC 209 719872 6060 484-BGA
型式番号:M2GL005-FGG484I
最低順序量:50pcs
供給の能力:1000000個
論理要素数:6060 LE
I/O 数:209入力/出力
供給電圧 - 最小:1.14V
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Shenzhen China
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Room 3001-2, Tower A, World Trade Plaza, No. 9 Fuhong Road, Futian District, Shenzhen
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製品詳細
M2GL005-FGG484I IGLOO2のシステム内プログラム可能なゲート・アレー（FPGA） IC 209 719872 6060 484-BGA
マイクロチップ・テクノロジーIGLOO®2のシステム内プログラム可能なゲート・アレー（FPGAs）
マイクロチップ・テクノロジーIGLOO®2のシステム内プログラム可能なゲート・アレー（FPGAs）はギガビットのイーサネットのような一般目的機能にとって理想的か二重PCI Express®制御平面であり、機能、入出力（入力/出力）拡張および転換、ビデオ/画像処理、システム管理および安全な結合性繋ぐ。それらはコミュニケーション、産業、医学の、防衛および航空市場のために適用で使用される。IGLOO2建築は4入力参照用テーブル（LUT）の生地ととの実行される3.6xゲートの計算まで運び鎖を提供し、2x性能を、含んでいるデジタル信号処理のための多数の埋め込まれた記憶選択そしてmathblocksを与える（DSP）。二重2つの（DDR2） /DDR3記憶コントローラーを提供する高速記憶インターフェイスをデータ転送速度が、高速シリアル・インタフェース含んでいるPCI表現するため（PCIe）、10 Gbps付属品単位インターフェイス（XAUI）/XGMII延長サブレイヤー（XGXSの）、原産の連載/deserialization （SerDes）コミュニケーションと。
特徴
- 高性能FPGA
- 有効な4入力LUTsはとの高性能および低い電力のための鎖を運ぶ
- 400MHz同期性能のデュアル ポート18KBit SRAM （大きいSRAM）の236までのブロック（512 x 36、512 x 32、1KBit x 18、1KBit x 16、2KBit x 9、2KBit x 8、4KBit x 4、8KBit X 2、または16KBit X 1）
- 2の3港1KBit SRAMの240までのブロックは港を読み、1つは書く港（マイクロSRAM）を
- 高性能DSP
- 18 x 18署名された乗法、17 x 17無署名の乗法の240までの速いmathblocksおよび44ビット蓄積装置
- 高速シリアル・インタフェース
- SerDesの16までの車線、支えるそれぞれ:
- XGXS/XAUI延長（10 Gbps （XGMIIの）イーサネットPHYインターフェイスを実行するため）
- 天然EPCS SerDesインターフェイスは柔らかいイーサネットMACに生地の連続rapidIOの実施かSGMIIインターフェイスを促進する
- PCIは（PCIeの）終点のコントローラーを表現する
- x1、x2およびx4車線PCIの明白な中心
- 2KBytes最高のペイロードのサイズまで
- 高速記憶インターフェイス
- 2つまでの高速DDRxの記憶コントローラー
- HPMS DDR （MDDR）および生地DDR （FDDR）のコントローラー
- サポートLPDDR/DDR2/DDR3
- 最高333MHzクロック レート
- SECDEDは特徴を有効または無効にする
- さまざまなドラム バス幅モード、x8、x9、x16、x18、x32およびx36を支える
- 記憶効率を最大限に活用するために再命令するサポート命令
- 、各命令のための戻る重大な単語最初に再命令するサポート データ
- 柔らかいSDRAMの記憶コントローラーを通したSDRAMサポート
- 2つまでの高速DDRxの記憶コントローラー
- 高性能記憶サブシステム
- 64KBは埋め込んだSRAM （eSRAM）を
- 512KBまで埋め込まれた不揮発性メモリ（eNVM）
- 1 SPI/COMM_BLK
- 64ビットAXIインターフェイスが付いているDDR橋（2 DDRの記憶へのポート データR/Wの緩衝剤処理橋）
- ノンブロッキングの、多層AHBバス マトリックス5つのマスターおよび7つの奴隷を支える複数のマスターの機構を許可する
- FPGAの生地（マスター・スレーブ可能）への2つのAHB/APBインターフェイス
- データ トランザクションをオフロードする2つのDMAコントローラー
- HPMSペリフェラルと記憶間のデータ転送のための8チャンネル周辺DMA （PDMA）
- eSRAMとDDRの記憶間のデータ転送のための高性能DMA （HPDMA）
- 時間を記録する資源
- 時計の源
- 高精度20MHz主要な水晶発振子への32のkHz
- 1MHzはRCの発振器を埋め込んだ
- 50MHzはRCの発振器を埋め込んだ
- 8まで統合されたアナログのPLLsの8つまでの時計調節回路（CCCs）
- 8つの出力段階および45°位相差を用いる出力時計（乗法/徐法および遅れの機能）
- 頻度:入力1MHzへの200MHzの出力20MHzへの400MHz
- 時計の源
- 作動の電圧およびI/Os
- 1.2V中心の電圧
- Multi-standardユーザーI/Os （MSIO/MSIOD）
- LVTTL/LVCMOS 3.0V （唯一のMSIO）
- LVCMOS 2.0V、1.5V、1.8Vおよび2.5V
- DDR （SSTL2_1and SSTL2_2）
- LVDS、MLVDS、ミニLVDS、およびRSDSの差動標準
- PCI
- LVPECL （唯一の受信機）
- DDR I/Os （DDRIO）
- DDR、DDR2、DDR3、LPDDR、SSTL2、SSTL18およびHSTL
- LVCMOS 2.0V、1.5V、1.8Vおよび2.5V
- 5G SerDesのユーザーI/Osの市場の一流数
- 保証
- 設計セキュリティ機能（すべての装置で利用できる）
- PLD工業に新しい独特なセキュリティ機能および使用モデルを通した知的財産（IP）の保護
- 暗号化されたユーザーのキーおよびビットストリームのローディング、より少なく信頼された位置のプログラミングを可能にする
- 供給鎖の保証装置証明書
- 高められた反タンパーの特徴
- Zeroization
- データ機密保護の特徴（優れた装置で利用できる）
- 非確定的な任意かまれた発電機（NRBG）
- ユーザーの暗号サービス（AES-256、SHA-256の楕円のカーブの暗号の（ECC）エンジン）
- ユーザー物理的にunclonable機能（PUF）主登録および再生
- CRIの通し窓のDPAのパテントの有価証券免許証
- マイクロ制御回路サブシステム（HPMS）記憶を保護するハードウェア防火壁
- 設計セキュリティ機能（すべての装置で利用できる）
- 信頼性
- 免疫がある単一のでき事の混乱（SEU）
- ゼロ適合FPGA構成細胞
- 接合部温度
- 125 °C -軍の温度
- 100 °C -産業温度
- 85 °C -商業温度
- 単一誤りの正しい二重誤りは（次のSECDED）保護を検出する:
- 埋め込まれた記憶（eSRAMs）
- PCIeの緩衝
- 任意SECDEDモードのDDRの記憶コントローラー
- 次のSEUの抵抗力がある掛け金によって実行される緩衝:
- DDR橋（HPMS、MDDRおよびFDDR）
- SPI先入れ先出し法
- パワーアップおよび即時のNVMの完全性の点検
- 外的な構成記憶は要求しなかった
- 即刻で動力を与えられたとき、構成を保つ
- 免疫がある単一のでき事の混乱（SEU）
- 低い電力
- 低い空電および動的力
- Flash*Freeze （生地のためのF*F）モード
- 力低くSerDes装置のための車線ごとの13mW/Gbpsとして
- 低い空電および動的力
適用
- 無線電信
- ワイヤーライン
- 産業ネットワーキングおよび制御
- システム管理
- 安全な無線電信
- 防衛および航空
ブロック ダイヤグラム
M2GL005-FGG484Iのプログラム可能な論理IC 209 719872 6060 484-BGA
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