74HC00D電子ICはクォードの2入力否定論履積ゲートを欠きます

 
74HC00;74HCT00
クォードの2入力否定論履積ゲート
 
特徴
•JEDECの標準いいえ8-1Aに従います
•ESDの保護:
 HBM EIA/JESD22-A114-Aは2000ボルトを超過します
 MM EIA/JESD22-A115-Aは200ボルトを超過します
•−40から+85 °Cおよび−40 +125 °C.にに指定される。
 
記述
74HC00/74HCT00は高速SiゲートCMOS装置で、低い電力ショットキーTTL （LSTTL）と互換性があるピンです。彼らはJEDECの標準いいえ7Aに従って指定されます。
 
74HC00/74HCT00は2入力否定論履積機能を提供します。
 
即時参考データ
GND = 0ボルト;Tamb = 25 °C;tr = tf = 6 ns。

ノート
1. C_PDが動的電力損失（µWのP_D）を定めるのに使用されています。
   P_D = C_PDの× Vの×_CC^2の× f_IのN + Σ （× C_L × Vの_CC^2のf_o）ところ:
   f_I = MHzの入れられた頻度;
   f_o = MHzの出力された頻度;
   C_L = pFの出力された負荷キャパシタンス;
   V_CC =ボルトの供給電圧;
   N =合計の負荷切換えの出力;
   Σ （CLの× VCC2の× fo） =出力の合計。
2. 74HC00のために条件はV_I = GNDへV_CCです。
   74HCT00のために条件はV_CCの− 1.5 V.へV_I = GNDです。
 
Fig.1 Pin構成DIP14、SO14および（T） SSOP14。

 
Fig.2 Pin構成DHVQFN14。                  Fig.3ロジック・ダイヤグラム（1つのゲート）。

       
 
      
 
 
 
 
 
 
 
 
 
 
Fig.4機能図表。                   Fig.5 IECの論理記号。

 
 
 

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