MT48LC32M8A2プログラム可能なICは同期ドラム256Mb x4 x8 x16 SDRAMを欠きます

MT48LC32M8A2プログラム可能なICは同期ドラム256Mb x4 x8 x16 SDRAMを欠きます

同期ドラム

MT48LC64M4A2 – 16のMeg X 4 x 4銀行

MT48LC32M8A2 – 8つのMeg X 8 x 4銀行

MT48LC16M16A2 – 4つのMeg X 16 x 4銀行

特徴

•PC100-およびPC133迎合的

•十分に同期;すべての信号はシステム クロックの肯定的な端で登録しました

•内部導管で送られた操作;カラム・アドレスはあらゆる時計サイクル変えることができます

•隠れる列のアクセス/前充満のための内部銀行

•プログラム可能な破烈の長さ:1、2、4、8、または全ページ

•自動前充満は、並行自動前充満を含み、自動車によってはモードが新たになります

•自己によってはモードが新たになります

•64msの8,192周期は新たになります

•LVTTL互換性がある入出力

•単一+3.3V ±0.3Vの電源

選択印が付いていること

•構成

  – 64のMeg X 4 （16のMeg X 4 x 4銀行） 64M4

  – 32のMeg X 8 （8つのMeg X 8 x 4銀行） 32M8

  – 16のMeg X 16 （4つのMeg X 16 x 4銀行） 16M16

•書いて下さい回復（^t WR）を

  – ^t WR = 「2 CLK」¹ A2

•プラスチック パッケージ– OCPL²

  – 54ピンTSOP II OCPL² （400ミル） TG

     （標準）

  – 54ピンTSOP II OCPL2 （400ミル） P

     Pbなし

  – 60ボールFBGA （x4、x8） （8mm x 16mm） FB

  – 60ボールFBGA （x4、x8）のPbなしのBB

     （8mm x 16mm）

  – 54ボールVFBGA （x16） （8mm x 14のmm） FG 

  – 54ボールVFBGA （x16） PbなしのBG

     （8mm x 14のmm）  

•タイミング（サイクル時間）

  – 6.0ns @ CL = 3 （x8だけ、x16） -6A

  – 7.5ns @ CL = 3 （PC133） -75

  – 7.5ns @ CL = 2 （PC133） -7E

•自己は新たになります

  –標準どれも

  –低い電力L³

•実用温度範囲

  –コマーシャル（+70°C）どれもへの0°C

  –産業（– 40°Cへの+85°C） IT

•設計修正:                   D

注:1.ミクロンのテクニカル ノートを参照して下さい:TN-48-05.

           2. 中心から外れた最後ライン。

           3. 供給のための接触ミクロン。

概説

256Mb SDRAMは高速CMOSの268,435,456ビットを含んでいるダイナミックRAMです。それは同期インターフェイスと内部的にと同時にクォード銀行ドラム形成されます（すべての信号は刻時信号、CLKの肯定的な端で登録されています）。x4 67,108,864ビット銀行のそれぞれは4ビットにつき2,048のコラムによって8,192列として組織されます。x8 67,108,864ビット銀行のそれぞれは8ビットにつき1,024のコラムによって8,192列として組織されます。x16 67,108,864ビット銀行のそれぞれは16ビットにつき512のコラムによって8,192列として組織されます。

SDRAMへのライト・アクセスを破烈させます方向づけました読み、;アクセスは指定位置で始まり、プログラムされた順序の位置のプログラムされた数のために続きます。アクセスは読まれるに先行しているか、または命令を書く活動的な命令の登録から始まります。住所ビットは活動的な命令との一致した使用されています銀行および列を選ぶのにアクセスされるべき登録しました（BA0、BA1は銀行を選びます;A0-A12は列を選びます）。住所ビットは読まれるとの一致した登録するか、または命令を使用されています破烈のアクセスに開始のコラムの位置を選ぶのに書きます。

SDRAMはプログラム可能な読まれるを提供するか、または1つ、2つ、4つ、か8つの位置の破烈の長さ(BL)を書きます、または破烈の全ページは、選択を終えます。自動前充満機能は破烈順序の終わりに始められる自己時限列の前充満を提供するために可能になるかもしれません。

256Mb SDRAMは高速操作を達成するのに内部導管で送られた建築を使用します。この建築は先取りの建築の2n規則と互換性がありますが、高速を達成することをまたカラム・アドレスが十分にランダム・アクセスあらゆる時計サイクルで変えるようにします。1つの銀行を前もって満たすことは他の3つの銀行の1にアクセスすることが前充満を循環する隠す継ぎ目が無く、高速の、ランダム・アクセス操作を間、提供し。

256Mb SDRAMは3.3V記憶装置で作動するように設計されています。自動車によっては、パワー セービングと共に、モードが提供されますパワー モード新たになります。すべての入出力はLVTTL互換性があります。

SDRAMsの提供の実質的な物は同期的に自動コラム住所生成との高いデータ転送速度でデータを、内部銀行の間で入れ込む機能前充満の時間を隠すために破烈させる機能を含むドラムの業績で、進み任意に破烈の間に各時計サイクルのカラム・アドレスを変える機能はアクセスします。

64のMeg X 4 SDRAMの機能ブロック ダイヤグラム

32のMeg X 8 SDRAMの機能ブロック ダイヤグラム

16のMeg X 16 SDRAMの機能ブロック ダイヤグラム

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