EP1C3T144C8N サイクロン FPGA 2,910 LEs 144-Pin TQFP 3.3V オンチップPLL低コスト&柔軟なI/O 組み込み制御&プロトタイプ作成

EP1C3T144C8N Cyclone FPGA、2,910 LE、144ピンTQFP、3.3V動作、オンチップPLL、低コスト、組み込み制御とプロトタイピング向けの柔軟なI/O

特徴

• 2,910～20,060 LE、表1～1を参照

• 最大294,912 RAMビット（36,864バイト）

• 低コストのシリアルコンフィギュレーションデバイスによるコンフィギュレーションをサポート

• LVTTL、LVCMOS、SSTL-2、SSTL-3 I/O規格をサポート

• 66MHzおよび33MHz、64ビットおよび32ビットPCI規格をサポート

• 高速（640 Mbps）LVDS I/Oサポート

• 低速（311 Mbps）LVDS I/Oサポート

• 311 Mbps RSDS I/Oサポート

• デバイスあたり最大2つのPLLがクロック乗算と位相シフトを提供

• 最大8つのグローバルクロックライン、ロジックアレイブロック（LAB）行あたり6つのクロックリソースが利用可能

• DDR SDRAM（133 MHz）、FCRAM、シングルデータレート（SDR）SDRAMを含む外部メモリをサポート

• Altera® MegaCore®機能やAltera Megafunctions Partners Program（AMPPSM）メガファンクションなど、複数の知的財産（IP）コアをサポート

説明

Cyclone®デバイスは、カスタムロジックを実装するために、2次元の行と列に基づいたアーキテクチャを含んでいます。さまざまな速度の列と行の相互接続により、LABと組み込みメモリブロック間の信号相互接続が提供されます。

ロジックアレイはLABで構成され、各LABには10個のLEがあります。LEは、ユーザーロジック機能を効率的に実装する小さなロジックユニットです。LABは、デバイス全体に行と列にグループ化されています。Cycloneデバイスは、2,910から20,060 LEの範囲です。

M4K RAMブロックは、4Kビットのメモリとパリティ（4,608ビット）を備えた真のデュアルポートメモリブロックです。これらのブロックは、最大250 MHzで最大36ビット幅の専用の真のデュアルポート、シンプルなデュアルポート、またはシングルポートメモリを提供します。これらのブロックは、特定のLABの間にデバイス全体に列にグループ化されています。Cycloneデバイスは、60〜288 Kビットの組み込みRAMを提供します。

各CycloneデバイスのI/Oピンは、デバイスの周辺のLAB行と列の端にあるI/Oエレメント（IOE）によって供給されます。I/Oピンは、66MHzおよび33MHz、64ビットおよび32ビットPCI規格、最大640 MbpsのLVDS I/O規格など、さまざまなシングルエンドおよび差動I/O規格をサポートしています。各IOEには、双方向I/Oバッファと、入力、出力、および出力イネーブル信号を登録するための3つのレジスタが含まれています。DQS、DQ、およびDMのデュアルパーパスピンと遅延チェーン（DDR信号の位相調整に使用）により、最大133 MHz（266 Mbps）でDDR SDRAMやFCRAMデバイスなどの外部メモリデバイスとのインターフェースサポートが提供されます。

Cycloneデバイスは、グローバルクロックネットワークと最大2つのPLLを提供します。グローバルクロックネットワークは、デバイス全体を駆動する8つのグローバルクロックラインで構成されています。グローバルクロックネットワークは、IOE、LE、メモリブロックなど、デバイス内のすべてのリソースにクロックを提供できます。グローバルクロックラインは、制御信号にも使用できます。Cyclone PLLは、クロック乗算と位相シフト、および高速差動I/Oサポート用の外部出力を備えた汎用クロッキングを提供します。

情報

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