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LPC1752 32ビット腕皮質M3 MCUは512 kbまでフラッシュおよびイーサネット、USB 2.0のホスト/Device/OTGの64 kb SRAM、できる
1. 概説
LPC1758/56/54/52/51は腕皮質M3基づかせていた埋め込まれるのためのマイクロ制御回路をである
統合および低い電力の消費のhigh-levelを特色にする適用。腕
皮質M3は高められるのようなシステム強化を提供する次世代の中心である
サポート ブロックの統合の特徴そして高レベルをデバッグしなさい。
LPC1758/56/54/52/51は100つまでのMHzのCPUの頻度で作動する。腕
皮質M3 CPUは3段階のパイプラインを織込み、ハーバード建築をとの使用する
ペリフェラルのための別のローカル指示およびデータ・バス、また第3バス。腕
皮質M3 CPUはまた推測的支える内部先取りの単位を含んでいる
ブランチ命令。
LPC1758/56/54/52/51の周辺補足物はflの灰の512までkbを含んでいる
記憶、データ記憶、イーサネットMACのUSB装置/Host/OTGインターフェイスの64までkb、
8チャンネルの一般目的のDMAコントローラー、4つのUARTsの2つの缶チャネル、2つのSSPのコントローラー、
SPIインターフェイス、3 I
2
Cバス インターフェイス、2出力Iと2入力
2
Sバス インターフェイス、6チャネル
12ビットADCの10ビットDACの運動制御PWMの求積法のエンコーダー インターフェイス、4概要
目的のタイマー、6出力一般目的PWMの超低い力の実時間時計（RTC）
別々のバッテリーの供給および52までの一般目的入力/出力ピンを使って
2. 特徴
100つまでのMHzの頻度で動く腕皮質M3プロセッサ。記憶
8つの地域を支える保護単位（MPU）は含まれている。
私
腕皮質M3の組み込みは方向を変えられた割り込みコントローラ（NVIC）に入り込んだ。
私
512 kbまでオン破片のflはプログラミングの記憶に灰を振りかける。高められたflの灰の記憶加速装置
ゼロ待ち状態との高速100つのMHz操作を可能にする。
私
内部システム（ISP）オン破片によって（IAP）プログラムするプログラミングおよび内部適用
ブート・ローダ ソフトウェア。
私
オン破片SRAMは下記のものを含んでいる:
N
高性能のための局所コード/データ・バスが付いているCPUのSRAMの32までkb
CPUのアクセス。
N
2/1より高い効率のための別のアクセス パスが付いている16のkb SRAMのブロック。
これらのSRAMのブロックはイーサネット（唯一のLPC1758）、USBおよびDMAに使用するかもしれない
一般目的CPUの指示およびデータ記憶のための記憶、また。
私
8つのチャネルの多層AHBの一般目的のDMAコントローラー（GPDMA）
SSPと使用することができるマトリックス私
2
Sバス、UARTのアナログ-デジタル
デジタル アナログ変換器 ペリフェラル、タイマーのマッチ信号、およびのための
記憶に記憶移動。
