EP3SE260F1152I3N ALTERA FPGAの破片FBGA-1152 Stratix IIIは高めた
製品特質 |
属性値 |
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Intel |
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FPGA -システム内プログラム可能なゲート・アレー |
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高められるStratix III |
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255000 |
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10200 |
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744入力/出力 |
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1.2 Vから3.3ボルト |
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- 40 C |
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+ 85 C |
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SMD/SMT |
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FBGA-1152 |
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皿 |
シリーズ: |
Stratix III |
ブランド: |
Intel/Altera |
埋め込まれたブロックのRAM - EBR: |
1594のkbit |
敏感な湿気: |
はい |
製品タイプ: |
FPGA -システム内プログラム可能なゲート・アレー |
工場パックの量: |
24 |
下位範疇: |
プログラム可能な論理IC |
総記憶: |
16282 kbit |
商号: |
Stratix |
部分#別名: |
972418 |
Stratix III装置は次の特徴を提供する:
■48,000から338,000の同等の論理素子(LEs) (表1-1を参照しなさい)
■2,430への本当のデュアル ポートの記憶および先入れ先出し法の緩衝を実行する3つのRAMのブロック サイズから成っているTriMatrixの高められた記憶の20,497 Kbits
■高速DSPのブロックは9×9、12×12、18×18の熱心な実施を提供し、36×36乗数は(550までのMHzで)、機能および有限なインパルス応答(もみ)フィルターを増加集める
■入力/出力:GND:8:1のPWRの比率:強い信号の保全性のために減結合するオン ダイスおよびオン パッケージと共に1
■装置性能を最大にしている間力を最小にするプログラム可能な力の技術、
■低電圧装置(Lオーダー コードの接尾辞)で利用できる選択可能な中心の電圧は低い電力または高性能操作の選択を可能にする
■装置ごとの16個までの全体的な時計、88個の地方時計および116個の周辺時計
■PLL再構成、時計の切換え、プログラム可能な帯域幅、時計の統合、および動的段階の転移を支える装置ごとの12個までのphase-lockedループ(PLLs)
■すべての入力/出力銀行の熱心なDQSの論理の記憶インターフェイス サポート
■DDR、DDR2、DDR3 SDRAM、RLDRAM II、QDR II、および24までのモジュラー入力/出力銀行のQDR II+ SRAMを含む高速外的な記憶インターフェイスのためのサポート
