EP2S130F1020C3N ALTERA FPGAの破片FBGA-1020 742入力/出力Stratix II
| 製品特質 |
属性値 |
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Intel |
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FPGA -システム内プログラム可能なゲート・アレー |
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Stratix II |
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132540 |
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6627 |
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742入力/出力 |
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1.2 V |
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0 C |
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+ 70 C |
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SMD/SMT |
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FBGA-1020 |
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皿 |
| シリーズ: |
Stratix II EP2S130 |
| ブランド: |
Intel/Altera |
| 敏感な湿気: |
はい |
| 作動の供給の流れ: |
820 mA |
| 製品タイプ: |
FPGA -システム内プログラム可能なゲート・アレー |
| 工場パックの量: |
24 |
| 下位範疇: |
プログラム可能な論理IC |
| 総記憶: |
6747840ビット |
| 商号: |
Stratix II |
| 部分#別名: |
966850 |
Stratix® II FPGA家族は1.2-V、90 nmの全層の銅SRAMプロセスに基づき、性能を最大にする特色にし、そして180,000の同等の論理素子（LEs）に近づく装置密度を可能にする新しい論理構造を。Stratix II装置は要求のためのオン破片の9つまでMbits、TriMatrix™の記憶、記憶集中的な適用提供し、高性能フィルターおよび他のDSP機能の有効な実施のための384までの（18ビット× 18ビット）乗数の96までのDSPのブロックを備えている。さまざまな高速外的な記憶インターフェイスは、二重データ転送速度（DDR） SDRAMおよびDDR2 SDRAM、RLDRAM IIを含んで、クォードのデータ転送速度（QDR） II SRAM、および単一のデータ転送速度（SDR） SDRAM支えられる。Stratix II装置はDPAの回路部品との毎秒（Gbps）の源の同期シグナリング1ギガビットのためのサポートと共にさまざまな入力/出力の標準を支える。Stratix II装置は550までのMHzおよび12個までのphase-lockedループ（PLLs）の内部刻時機構の頻度の完全な時計管理解決を提供する。Stratix II装置はまた設計を保護するために高度の暗号化の標準（AES）のアルゴリズムを使用して構成ビットストリームを解読する機能の企業の最初FPGAsである。
■多数の片端接地および差動入力/出力の標準のためのサポート
■1 Gbps性能のためのDPAの回路部品が付いている高速差動入力/出力サポート
■平行RapidIOを含む高速ネットワーキングおよびコミュニケーション バス標準、SPI-4段階のためのサポート2 （POS-PHYのレベル4）、HyperTransport™の技術およびSFI-4
■DDRを含む高速外的な記憶のためのサポート、およびDDR2 SDRAM、RLDRAM II、QDR II SRAM、およびSDR SDRAM
■Altera MegaCore®機能およびAltera Megafunctionのパートナ プログラム（AMPPSM）のmegafunctionsからの多数の知的財産のmegafunctionsのためのサポート
■構成ビットストリームの暗号化を使用して設計保証のためのサポート
■遠隔構成の更新のためのサポート
■装置地域ごとの24の時間を記録する資源が付いている16個までの全体的な時計
■時計のコントロール・ブロックはユーザー モードのパワー消費量を減らすために時計ネットワークが動力を与えるようにする動的時計ネットワークを有効または無効になる支える、
■装置ごとの12までPLLs （4つPLLsをおよび8速いPLLsは高めた）スペクトラム拡散、プログラム可能な帯域幅、時計の切換え、実時間PLL再構成、および高度の乗法および段階の転移を提供する
