EP3SE260H780C2Nの高められるシステム内プログラム可能なゲート・アレーStratix III
製品特質 |
属性値 |
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Intel |
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FPGA -システム内プログラム可能なゲート・アレー |
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高められるStratix III |
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255000 |
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10200 |
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488入力/出力 |
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1.2 Vから3.3ボルト |
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0 C |
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+ 70 C |
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SMD/SMT |
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BGA-780 |
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皿 |
シリーズ: |
Stratix III |
ブランド: |
Intel/Altera |
埋め込まれたブロックのRAM - EBR: |
1594のkbit |
敏感な湿気: |
はい |
製品タイプ: |
FPGA -システム内プログラム可能なゲート・アレー |
工場パックの量: |
24 |
下位範疇: |
プログラム可能な論理IC |
総記憶: |
16282 kbit |
商号: |
Stratix |
部分#別名: |
971108 |
Stratix III装置は次の特徴を提供する:
■M144K TriMatrixのメモリ ブロックのデータ誤りを検出し、訂正する作り付けの誤り訂正コーディング(ECC)の回路部品
■Nios® II埋め込まれたプロセッサ サポート
■Altera® MegaCore®機能およびAltera Megafunctionのパートナ プログラム(AMPPSM)からの多数の知的財産のmegafunctionsのためのサポート
■SPI-4.2、SFI-4、SGMII、ユートピアIV、10ギガビットのイーサネットXSBI、急速な入力/出力およびNPSIを含む高速ネットワーキングおよびコミュニケーション バス標準のためのサポート
■設計を保護する揮発256ビットAESのためのサポートとの唯一の高密度、高性能FPGAおよび不揮発性保証キー
■強いオン破片の熱いsocketingおよび電源逐次開閉機構サポート
■高可用性のシステム支援のための重大なエラーの決定を用いる構成記憶誤りの検出のための統合された巡回冗長チェック(CRC)
■装置ごとの16個までの全体的な時計、88個の地方時計および116個の周辺時計
■PLL再構成、時計の切換え、プログラム可能な帯域幅、時計の統合、および動的段階の転移を支える装置ごとの12個までのphase-lockedループ(PLLs)
■すべての入力/出力銀行の熱心なDQSの論理の記憶インターフェイス サポート
■DDR、DDR2、DDR3 SDRAM、RLDRAM II、QDR II、および24までのモジュラー入力/出力銀行のQDR II+ SRAMを含む高速外的な記憶インターフェイスのためのサポート
