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ダブルデータレート (DDR) SDRAM
特徴
• 167 MHz クロック、333 Mb/s/p データレート
・VDD = +2.5V ±0.2V、VDDQ = +2.5V ±0.2V
• データとともに送信/受信される双方向データ ストローブ (DQS)、つまりソース同期データ キャプチャ (x16 にはバイトごとに 2 つ - 1 つあり)
• 内部のパイプライン化されたダブルデータレート (DDR) アーキテクチャ。クロック サイクルあたり 2 回のデータ アクセス
• 差動クロック入力 (CK および CK#)
• 各正の CK エッジで入力されたコマンド
• DQS は READ のデータとエッジを揃えます。WRITE のデータと中央揃え
• DQ および DQS 遷移を CK に合わせて調整する DLL
• 同時動作のための 4 つの内部バンク
• 書き込みデータをマスクするためのデータ マスク (DM) (x16 には 2 つがあり、バイトごとに 1 つあります)
• プログラム可能なバースト長: 2、4、または 8
• 同時自動プリチャージオプションをサポート
• 自動リフレッシュ モードとセルフ リフレッシュ モード
• FBGAパッケージが利用可能
• 2.5VI/O (SSTL_2 互換)
• t RAS ロックアウト (t RAP = t RCD)
• DDR200およびDDR266との下位互換性
オプション部品番号
• 構成
32メガ×4（8メガ×4×4バンク） 32M4
16メガ×8（4メガ×8×4バンク） 16M8
8メガ×16（2メガ×16×4バンク） 8M16
• プラスチックパッケージ
66 ピン TSOP (OCPL) TG
60 ボール FBGA (16x9mm) FJ
• タイミング - サイクルタイム
6ns @ CL = 2.5 (DDR333B–FBGA)1-6
6ns @ CL = 2.5 (DDR333B–TSOP)1-6T
7.5ns @ CL = 2 (DDR266A)2-75Z
• セルフリフレッシュ
標準 なし
注: 1. 2.5-3-3 タイミングの PC2700 モジュールをサポート
2. 2-3-3 タイミングで PC2100 モジュールをサポート
DDR333の互換性
DDR333 は、DDR266 のすべてのタイミング要件を満たすか、それを上回っているため、現在の DDR 設計との完全な下位互換性が保証されています。さらに、これらのデバイスは同時自動プリチャージと t RAS ロックアウトをサポートし、タイミング パフォーマンスを向上させます。128Mb、DDR333 デバイスは、15.6µs の (t REFI) 平均周期リフレッシュ間隔をサポートします。
標準の 66 ピン TSOP パッケージは、FBGA パッケージがマルチドロップ システム向けであるポイントツーポイント アプリケーション向けに提供されています。
ここで指定されていない限り、Micron 128Mb データシートには完全な仕様と機能が記載されています。
FBGA 60 ボール パッケージの寸法
FBGA パッケージのマーキング
FBGA パッケージの物理的なサイズのため、完全な注文部品番号はパッケージには印刷されていません。代わりに、次のパッケージ コードが使用されます。
上部のマークには 5 つのフィールドが含まれています 12345
• フィールド 1 (製品ファミリー)
ドラムD
ドラム - ES Z
• フィールド 2 (製品タイプ)
2.5 ボルト、DDR SDRAM、60 ボール L
• フィールド 3 (幅)
x4 デバイス B
x8 デバイス C
x16 デバイス D
• フィールド 4 (密度 / サイズ)
128MB F
• フィールド 5 (スピードグレード)
-6J
-75ZP
-75°F
-8℃
66 ピン TSOP パッケージの寸法 66 ピン TSOP パッケージのピン割り当て