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MT48LC32M8A2 プログラマブル IC チップ同期 DRAM 256Mb x4 x8 x16 SDRAM
シンクロナスDRAM
MT48LC64M4A2 – 16メガ x 4 x 4バンク
MT48LC32M8A2 – 8メガ x 8 x 4バンク
MT48LC16M16A2 – 4メガ x 16 x 4バンク
特徴
• PC100 および PC133 準拠
• 完全同期。システムクロックのポジティブエッジで登録されたすべての信号
• 内部パイプライン操作。カラムアドレスはクロックサイクルごとに変更可能
• 行アクセス/プリチャージを隠すための内部バンク
• プログラム可能なバースト長: 1、2、4、8、またはフルページ
• 自動プリチャージ、同時自動プリチャージおよび自動リフレッシュ モードを含む
• セルフリフレッシュモード
• 64ms、8,192サイクルのリフレッシュ
• LVTTL互換の入出力
• +3.3V ±0.3V 単一電源
オプションのマーキング
• 構成
– 64メガ x 4 (16メガ x 4 x 4バンク) 64M4
– 32メガ x 8 (8メガ x 8 x 4バンク) 32M8
– 16 メガ x 16 (4 メガ x 16 x 4 バンク) 16M16
• 書き込みリカバリ (tWR）
–tWR = “2CLK”1A2
• プラスチックパッケージ – OCPL2
– 54 ピン TSOP II OCPL2(4億)TG
（標準）
– 54 ピン TSOP II OCPL2 (400 ミル) P
鉛フリー
– 60 ボール FBGA (x4、x8) (8mm x 16mm) FB
– 60 ボール FBGA (x4、x8) 鉛フリー BB
(8mm×16mm)
– 54 ボール VFBGA (x16) (8mm x 14mm) FG
– 54 ボール VFBGA (x16) 鉛フリー BG
(8mm×14mm)
・タイミング（サイクルタイム）
– 6.0ns @ CL = 3 (x8、x16 のみ) -6A
– 7.5ns @ CL = 3 (PC133) -75
– 7.5ns @ CL = 2 (PC133) -7E
• セルフリフレッシュ
– 標準なし
– ローパワーL3
・使用温度範囲
– 商用 (0°C ～ +70°C) なし
– 産業用 (-40°C ～ +85°C) IT
・デザインリビジョン：D
注: 1. Micron のテクニカル ノート: TN-48-05 を参照してください。
2. 中心から外れたパーティング ライン。
3. 入手可能かどうかについては、Micron にお問い合わせください。
概要
256Mb SDRAM は、268,435,456 ビットを含む高速 CMOS ダイナミック ランダム アクセス メモリです。内部では、同期インターフェイスを備えたクアッドバンク DRAM として構成されています (すべての信号はクロック信号 CLK の立ち上がりエッジで登録されます)。x4 の 67,108,864 ビット バンクはそれぞれ、8,192 行 x 2,048 列 x 4 ビットとして構成されています。x8 の 67,108,864 ビット バンクはそれぞれ、8,192 行 x 1,024 列 x 8 ビットとして構成されています。x16 の 67,108,864 ビット バンクはそれぞれ、8,192 行 x 512 列 x 16 ビットとして構成されています。
SDRAM への読み取りおよび書き込みアクセスはバースト指向です。アクセスは選択された位置から開始され、プログラムされたシーケンスでプログラムされた数の位置まで継続されます。アクセスは ACTIVE コマンドの登録で始まり、次に READ または WRITE コマンドが続きます。ACTIVE コマンドと同時に登録されたアドレス ビットは、アクセスするバンクと行を選択するために使用されます (BA0、BA1 はバンクを選択し、A0 ～ A12 は行を選択します)。READ または WRITE コマンドと同時に登録されたアドレス ビットは、バースト アクセスの開始列位置を選択するために使用されます。
SDRAM は、バースト終了オプションを使用して、1、2、4、または 8 位置、またはページ全体のプログラム可能な読み取りまたは書き込みバースト長 (BL) を提供します。自動プリチャージ機能を有効にして、バースト シーケンスの終わりに開始されるセルフタイムの行プリチャージを提供することができます。
256Mb SDRAM は内部パイプライン アーキテクチャを使用して高速動作を実現します。このアーキテクチャは、プリフェッチ アーキテクチャの 2n ルールと互換性がありますが、クロック サイクルごとに列アドレスを変更して、高速で完全なランダム アクセスを実現することもできます。他の 3 つのバンクのいずれかにアクセスしながら 1 つのバンクをプリチャージすると、PRECHARGE サイクルが隠蔽され、シームレスで高速なランダム アクセス動作が実現します。
256Mb SDRAM は 3.3V メモリ システムで動作するように設計されています。自動リフレッシュ モードと省電力パワーダウン モードが提供されます。すべての入力と出力は LVTTL 互換です。
SDRAM は、自動カラム アドレス生成による高速データ レートでの同期バースト データの機能、プリチャージ時間を隠すための内部バンク間でインターリーブする機能、各バンクのカラム アドレスをランダムに変更する機能など、DRAM の動作パフォーマンスを大幅に向上させています。バーストアクセス中のクロックサイクル。
64 Meg x 4 SDRAM の機能ブロック図
32 メガ x 8 SDRAM の機能ブロック図
16 メガ x 16 SDRAM の機能ブロック図