新しいオリジナルの Virtex-5 ファミリの概要 XC5VSX95T-1FF1136C

Virtex-5 ファミリの概要

概要

Virtex®-5 ファミリは、FPGA 市場で最新の最も強力な機能を提供します。第 2 世代の ASMBL™ (Advanced Silicon Modular Block) カラムベース アーキテクチャを使用する Virtex-5 ファミリには、FPGA ファミリで最も多くの選択肢となる 5 つの異なるプラットフォーム (サブファミリ) が含まれています。各プラットフォームには、さまざまな高度なロジック設計のニーズに対応するために、異なる比率の機能が含まれています。Virtex-5 FPGA には、最先端の高性能ロジック ファブリックに加えて、強力な 36 K ビット ブロック RAM/FIFO、第 2 世代の 25 x 18 DSP スライス、内蔵の SelectIO™ テクノロジなど、多くのハード IP システム レベル ブロックが含まれています。デジタル制御されたインピーダンス、ChipSync™ ソース同期インターフェイス ブロック、システム モニター機能、統合された DCM (デジタル クロック マネージャー) とフェーズ ロック ループ (PLL) クロック ジェネレーターを備えた強化されたクロック管理タイル、および高度な構成オプションが含まれます。プラットフォームに依存する追加機能には、シリアル接続を強化するための電力が最適化された高速シリアル トランシーバー ブロック、PCI Express® 準拠の統合エンドポイント ブロック、トライモード イーサネット MAC (メディア アクセス コントローラー)、および高性能 PowerPC® 440 マイクロプロセッサー組み込みブロックが含まれます。これらの機能により、高度なロジック設計者は、FPGA ベースのシステムに最高レベルのパフォーマンスと機能を構築できます。Virtex-5 FPGA は、65 nm の最先端の銅プロセス テクノロジに基づいて構築されており、カスタム ASIC テクノロジに代わるプログラム可能な代替品です。最先端のシステム設計では、FPGA のプログラム可能な強度が必要です。Virtex-5 FPGA は、前例のないロジック、DSP、ハード/ソフト マイクロプロセッサ、接続機能を備えた高性能ロジック設計者、高性能 DSP 設計者、および高性能組み込みシステム設計者のニーズに応える最適なソリューションを提供します。Virtex-5 LXT、SXT、TXT、および FXT プラットフォームには、高度な高速シリアル接続とリンク/トランザクション レイヤ機能が含まれています

Virtex-5 FPGA の機能の概要

• 5 つのプラットフォーム LX、LXT、SXT、TXT、および FXT

− Virtex-5 LX: 高性能の一般ロジック アプリケーション

− Virtex-5 LXT: 高度なシリアル接続を備えた高性能ロジック

− Virtex-5 SXT: 高度なシリアル接続を備えた高性能信号処理アプリケーション

− Virtex-5 TXT: 倍密度の高度なシリアル接続を備えた高性能システム

− Virtex-5 FXT: 高度なシリアル接続を備えた高性能組み込みシステム

• クロスプラットフォーム互換性

− LXT、SXT、および FXT デバイスは、調整可能な電圧を使用して同じパッケージ内でフットプリントの互換性があります

規制当局

• 最先端、高性能、最適利用率の FPGA ファブリック

− リアル 6 入力ルックアップ テーブル (LUT) テクノロジー

− デュアル 5-LUT オプション

− ホップ削減ルーティングの改善

− 64 ビット分散 RAM オプション

− SRL32/デュアル SRL16 オプション

• 強力なクロック管理タイル (CMT) クロッキング

− ゼロ遅延バッファリング、周波数合成、およびクロック位相用のデジタル クロック マネージャー (DCM) ブロック

シフトする

− 入力ジッター フィルター、ゼロ遅延バッファリング、周波数合成、および位相整合用の PLL ブロック

クロック分周

• 36KビットのブロックRAM/FIFO

− 真のデュアルポート RAM ブロック

− 強化されたオプションのプログラマブル FIFO ロジック

− プログラム可能

- 最大 x36 の真のデュアルポート幅

- 最大 x72 までのシンプルなデュアルポート幅

− 内蔵オプションのエラー訂正回路

− オプションで、各ブロックを 2 つの独立した 18 K ビット ブロックとしてプログラムします

• 高性能並列 SelectIO テクノロジー

− 1.2 ～ 3.3VI/O の動作

− ChipSync™ テクノロジーを使用したソース同期インターフェイス

− デジタル制御インピーダンス (DCI) アクティブ終端

− 柔軟できめ細かい I/O バンキング

− 高速メモリインターフェイスのサポート

• 高度な DSP48E スライス

− 25 x 18、2の補数、乗算

− オプションの加算器、減算器、およびアキュムレータ

− オプションのパイプライン処理

− オプションのビットごとの論理機能

− 専用カスケード接続

• 柔軟な構成オプション

− SPI およびパラレル FLASH インターフェイス

− 専用のフォールバック再構成ロジックによるマルチビットストリームのサポート

− 自動バス幅検出機能

• すべてのデバイスのシステム監視機能

− オンチップ/オフチップの熱モニタリング

− オンチップ/オフチップ電源監視

− 監視対象のすべての数量への JTAG アクセス

• PCI Express デザイン用の統合エンドポイント ブロック

− LXT、SXT、TXT、および FXT プラットフォーム

− PCI Express 基本仕様 1.1 に準拠

− ブロックごとに x1、x4、または x8 レーンをサポート

− RocketIO™ トランシーバーと連携して動作します

• トライモード 10/100/1000 Mb/s イーサネット MAC

− LXT、SXT、TXT、および FXT プラットフォーム

− RocketIO トランシーバーは PHY として使用することも、多くのソフト MII を使用して外部 PHY に接続することもできます

(メディア非依存インターフェイス) オプション

• RocketIO GTP トランシーバー 100 Mb/s ～ 3.75 Gb/s

− LXT および SXT プラットフォーム

• RocketIO GTX トランシーバー 150 Mb/s ～ 6.5 Gb/s

− TXT および FXT プラットフォーム

• PowerPC 440 マイクロプロセッサ

− FXT プラットフォームのみ

− RISCアーキテクチャ

− 7段階のパイプライン

− 32Kバイトの命令キャッシュとデータキャッシュを搭載

− 最適化されたプロセッサインターフェース構造（クロスバー）

• 65nm銅CMOSプロセス技術

• 1.0Vのコア電圧

• 標準または鉛フリー パッケージ オプションで利用可能な、信号整合性の高いフリップチップ パッケージ

Virtex-5 FPGA ロジック

• 平均して、Virtex-4 デバイスよりも 1 ～ 2 スピード グレード向上

• カスケード可能な 32 ビット可変シフト レジスタまたは 64 ビット分散メモリ機能

• 強化された対角ルーティングを備えた優れたルーティング アーキテクチャにより、ブロック間の接続がサポートされます。

最小限のホップで

• 最大 330,000 個の論理セル (以下を含む)

− クロック イネーブル付き最大 207,360 個の内部ファブリック フリップフロップ (XC5VLX330)

− 合計 1,300 万 LUT ビットを超える最大 207,360 の実数 6 入力ルックアップ テーブル (LUT)

− デュアル 5-LUT モード用の 2 つの出力により、使用率が向上します

− マルチプレクサと I/O レジスタを拡張するロジック

550MHzクロックテクノロジー

• 最大 6 つのクロック管理タイル (CMT)

− 各 CMT には 2 つの DCM と 1 つの PLL が含まれており、合計で最大 18 のクロック ジェネレーターが含まれます。

− 柔軟な DCM から PLL へ、または PLL から DCM へのカスケード

− 高精度のクロックデスキューと位相シフト

− 柔軟な周波数合成

− パフォーマンスのトレードオフの決定を容易にする複数の動作モード

− 最大入出力周波数の向上

− きめ細かい位相シフト分解能

− 入力ジッターフィルタリング

− 低電力動作

− 広い位相シフト範囲

• 最適化された低ジッタークロッキングと正確なデューティサイクルを実現する差動クロックツリー構造

• 32 個のグローバル クロック ネットワーク

• グローバル クロックに加えて、地域、I/O、およびローカル クロック

SelectIO テクノロジー

• 最大 1,200 のユーザー I/O

• 1.2V ～ 3.3V の幅広い I/O 規格の選択

• 非常に高性能

− 最大 800 Mb/s HSTL および SSTL (すべてのシングルエンド I/O 上)

− 最大 1.25 Gb/s LVDS (すべての差動 I/O ペア上)

• オンチップの真の差動終端

• 入力 I/O と出力 I/O での同じエッジ キャプチャ

• 広範なメモリインターフェイスのサポート

550MHzの統合ブロックメモリ

• 最大 16.4 M ビットの統合ブロック メモリ

• オプションのデュアル 18 K ビット モードを備えた 36 K ビット ブロック

• 真のデュアルポート RAM セル

• 独立したポート幅の選択 (x1 ～ x72)

− 真のデュアル ポート動作のため、ポートごとに合計最大 x36

− シンプルなデュアル ポート動作の場合、ポートごとに合計最大 x72 (1 つの読み取りポートと 1 つの書き込みポート)

− メモリ ビットとパリティ/サイドバンド メモリのサポート (x9、x18、x36、および x72 幅)

− 32K x 1 ～ 512 x 72 の構成 (FIFO 動作の場合は 8K x 4 ～ 512 x 72)

• マルチレート FIFO サポート ロジック

− 完全にプログラム可能な「Almost Full」および「Almost Empty」フラグを備えた「Full」および「Empty」フラグ

• フラグの不確実性のない同期 FIFO サポート

• より高いパフォーマンスを実現するオプションのパイプラインステージ

• バイト書き込み機能

• FPGA配線を使用せずに64K x 1メモリを形成する専用カスケード配線

• 高信頼性メモリ要件に対応する統合オプション ECC

• 18 Kbit (およびそれ以下) 動作向けの特別な省電力設計

550 MHz DSP48E スライス

• 25 x 18 の 2 の補数乗算

• パフォーマンスを向上させるためのオプションのパイプライン ステージ

• オプションのアキュムレータを使用した乗算累積 (MACC) 演算用のオプションの 48 ビット アキュムレータ

96ビットにカスケード

• 複素乗算または乗算加算演算用の統合加算器

• オプションのビットごとの論理演算モード

• スライスごとに独立した C レジスタ

• 外部配線リソースなしで DSP カラム内で完全にカスケード可能