EPM3064ATC44-10N パワー ic チップ ic コンポーネント プログラマブル IC チップ プログラマブル ロジック デバイス ファミリ

MAX 3000A プログラマブル ロジック デバイス ファミリ

特徴
■ MAX® アーキテクチャ上に構築された高性能、低コストの CMOS EEPROM ベースのプログラマブル ロジック デバイス (PLD)
■ 内蔵 IEEE 標準による 3.3 V インシステム プログラマビリティ (ISP)高度なピンロック機能を備えた 1149.1 Joint Test Action Group (JTAG) インターフェイス – IEEE Std. に準拠した ISP 回路1532年
■ IEEE 規格に準拠したバウンダリ スキャン テスト (BST) 回路を内蔵。1149.1-1990
■ 強化された ISP 機能: – より高速なプログラミングを実現する強化された ISP アルゴリズム – 完全なプログラミングを保証する ISP_Done ビット – インシステム プログラミング中の I/O ピンのプルアップ抵抗
■ 600 ～ 10,000 ゲートの使用可能な高密度 PLD
■ 最大 227.3 MHz のカウンタ周波数で 4.5 ns のピン間ロジック遅延
■ MultiVoltTM I/O インターフェイスにより、デバイス コアを 3.3 V で動作させることができ、I/O ピンは 5.0 V、3.3 V、および 2.5 V のロジック レベルと互換性があります。
■ さまざまな薄型クアッド フラット パック (TQFP)、プラスチック クワッド フラット パック (PQFP)、プラスチック J リード チップ キャリア (PLCC)、および FineLine BGATM パッケージのピン数は 44 ～ 256 です。
■ ホットソケットのサポート
■ 高速で予測可能なパフォーマンスを実現するプログラマブル インターコネクト アレイ (PIA) 連続ルーティング構造
■工業用温度範囲

■PCI対応
■ プログラマブルなスルーレート制御を含むバスに優しいアーキテクチャ
■ オープンドレイン出力オプション
■ 個別のクリア、プリセット、クロック、およびクロック イネーブル制御を備えたプログラム可能なマクロセル フリップフロップ
■ 各マクロセルで電力を 50% 以上削減するプログラム可能な省電力モード
■ 構成可能なエクスパンダの積項分布により、マクロセルごとに最大 32 の積項を許可
■ 独自の設計を保護するためのプログラム可能なセキュリティ ビット
■ 強化されたアーキテクチャ機能には以下が含まれます。 – 6 ピンまたは 10 ピン、またはロジック駆動の出力イネーブル信号 – オプションの反転を備えた 2 つのグローバル クロック信号 – 配線性を向上させるための強化された相互接続リソース – プログラマブルな出力スルー レート制御
■ Windows ベースの PC、Sun SPARCstation、および HP 9000 シリーズ 700/800 ワークステーション用のアルテラの開発システムによって提供されるソフトウェア設計サポートと自動配置配線機能
■ EDIF 2 0 0 および 3 0 0 ネットリスト ファイル、パラメータ化モジュールのライブラリ (LPM)、Verilog HDL、VHDL、および Cadence、Exemplar などのサードパーティ メーカーの一般的な EDA ツールへのその他のインターフェイスによって提供される追加のデザイン エントリおよびシミュレーション サポートLogic、Mentor Graphics、OrCAD、Synopsys、Synplicity、および VeriBest
■ アルテラのマスター プログラミング ユニット (MPU)、MasterBlasterTM 通信ケーブル、ByteBlasterMVTM パラレル ポート ダウンロード ケーブル、BitBlasterTM シリアル ダウンロード ケーブルによるプログラミング サポート、およびサードパーティ メーカーのプログラミング ハードウェアおよび JamTM 標準テストおよびプログラミングをサポートするインサーキット テスタによるプログラミング サポート言語 (STAPL) ファイル (.jam)、Jam STAPL バイトコード ファイル (.jbc)、またはシリアル ベクター フォーマット ファイル (.svf)

機能の説明
MAX 3000A アーキテクチャには次の要素が含まれています。
■ ロジック アレイ ブロック (LAB)
■ マクロセル
■ エキスパンダー製品の用語 (共有可能および並列)
■ プログラマブル インターコネクト アレイ (PIA)
■I/O制御ブロック

MAX 3000Aアーキテクチャには、汎用入力として、または各マクロセルおよびI/Oピンの高速グローバル制御信号(クロック、クリア、および2つの出力イネーブル信号)として使用できる4つの専用入力が含まれています。図 1 は、MAX 3000A デバイスのアーキテクチャを示しています。

図 1. MAX 3000A デバイスのブロック図
注: (1) EPM3032A、EPM3064A、EPM3128A、および EPM3256A デバイスには 6 つの出力イネーブルがあります。EPM3512A デバイスには 10 個の出力イネーブルがあります。

MAX 3000A デバイスの絶対最大定格

ノート：
(1) 最小 DC 入力電圧は –0.5 V です。遷移中、入力電流が 100 mA 未満で期間が 20 ns 未満の場合、入力は –2.0 V までアンダーシュートするか、5.75 V までオーバーシュートする可能性があります。


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