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AD9511BCPZの集積回路の破片1.2 GHzのクロック分散ICの破片の金中国の製造者
特徴
低い段階の騒音のphase-lockedループ中心
250のMHzへの基準入力の頻度
プログラム可能な二重係数のprescaler
プログラム可能なチャージ ポンプ（CP）の流れ
別のCPの供給（VCPS）は調整の範囲を拡張する
2つの1.6 GHzの差動クロックの入力
5つのプログラム可能なディバイダー、1から32のすべての整数
出力に出力粗い遅れのために選り抜き段階調節するため
3独立した1.2 GHz LVPECLの出力
付加的な出力は225 fs rms小刻みに動く
2独立した800 MHz/250 MHz LVDS/CMOSのクロック出力
付加的な出力は275 fs rms小刻みに動く
良い遅れは1 LVDS/CMOSの出力で調節する
連続制御港
スペース節約の48鉛LFCSP
適用
低いジッター、低い段階の騒音のクロック分散
時間を記録する高速ADCs、DACs、DDSs、DDCs、DUCs、MxFEs
高性能の無線トランシーバー
高性能の器械使用
広帯域下部組織
概説
AD9511はオン破片PLLの中心と共にmulti-outputクロック分散機能を提供する。
設計はデータ変換装置の性能を最大にするために低いジッターおよび段階の騒音を強調する。
要求段階の騒音およびジッターの条件の他の適用はまたこの部分から寄与する。
PLLセクションはプログラム可能な参照のディバイダー（r）から成っている;低雑音段階の頻度探知器（PFD）;精密チャージ ポンプ（CP）;そしてプログラム可能なフィードバックのディバイダー（n）。
CLK2/CLK2Bピンに外的なVCXOかVCOを接続することによって、頻度は入力参照に1.6までGHz合わせられるかもしれない。
5独立クロックの出力がある。3出力はLVPECL （1.2 GHz）であり、2つはどちらかのLVDS （800のMHz）またはCMOS （250のMHz）のレベルとして選択可能である。
各出力にあらゆる整数32まで分かれるためにとばされるか、または置かれるかもしれないプログラム可能なディバイダーがある。別のクロック出力に関連する1クロック出力の段階は大まかなタイミングの調節として役立つディバイダー段階選り抜き機能によって変わるかもしれない。
LVDS/CMOSの出力の1つは遅れのフル・スケールの範囲10までnsが付いているプログラム可能な遅延要素を特色にする。この微調整の遅れのブロックに各々のフル・スケールの設定のために選ぶため32の可能な遅れを与える5ビット決断がある。
AD9511は最高のコンバーターの性能がによって符号化するsubpicosecondのジッターが付いている信号を実現されるデータ変換装置の時間を記録する塗布に理想的に適する。AD9511は48鉛LFCSPで利用でき、単一の3.3ボルトの供給から作動することができる。
延長電圧範囲を要求する外的なVCOは5.5 V.にチャージ ポンプの供給（VCP）を接続することによって収容することができる。温度較差は−40°Cへ+85°C.である。
温度較差– 40°Cへの+85°C