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特徴
■ 第 2 世代 MAX® アーキテクチャに基づいた、EEPROM ベースの高性能プログラマブル ロジック デバイス (PLD)
■ 内蔵 IEEE 標準による 5.0 V インシステム プログラマビリティ (ISP)。MAX 7000S デバイスで利用可能な 1149.1 Joint Test Action Group (JTAG) インターフェイス – IEEE Std. と互換性のある ISP 回路1532年
■ 5.0V MAX 7000 デバイスおよび 5.0V ISP ベースの MAX 7000S デバイスを含む
■ 128 以上のマクロセルを備えた MAX7000S デバイスに JTAG バウンダリスキャンテスト (BST) 回路を内蔵
■ 600 ～ 5,000 の使用可能なゲートのロジック密度を備えた完全な EPLD ファミリ (表 1 および 2 を参照)
■ 最大 175.4 MHz のカウンタ周波数で 5 ns のピン間ロジック遅延 (相互接続を含む)
■ PCI 準拠のデバイスが利用可能
図 1. EPM7032、EPM7064、および EPM7096 デバイスのブロック図
デザインセキュリティ
すべての MAX 7000 デバイスには、デバイスにプログラムされたデータへのアクセスを制御するプログラム可能なセキュリティ ビットが含まれています。このビットがプログラムされると、デバイスに実装された独自の設計をコピーしたり取得したりすることはできません。この機能により、EEPROM セル内のプログラムされたデータは目に見えないため、高レベルの設計セキュリティが提供されます。この機能を制御するセキュリティ ビットと他のすべてのプログラムされたデータは、デバイスが再プログラムされた場合にのみリセットされます。