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EP3C55F484C8N EP3C55U484I7Nのプログラム可能な論理ICSのシステム内プログラム可能なゲート・アレーFPGA -サイクロンIII 3491実験室327 IOs
サイクロンIII装置家族の建築
サイクロンIII装置家族は置かれる携帯用適用のために最大限に活用される含み、密度、記憶、埋め込まれた乗数および入力/出力の選択の広い範囲を提供する顧客定義された特徴を。サイクロンIII装置家族は大量の適用で共通である入力/出力の議定書および多数の外的な記憶インターフェイスを支える。あなたがサイクロンIII装置家族のインターフェイスおよび議定書を使用することができるようにQuartus IIのソフトウェア機能およびparameterizable IPの中心それをもっと簡単にするため。
次のセクションはサイクロンIII装置家族の特徴の概観を提供する。
論理素子および論理配列のブロック
論理配列のブロック（実験室）は16の論理素子および実験室全体のコントロール・ブロックから成っている。LEはサイクロンIII装置家族の建築の論理の最も小さい単位である。各LEに4つの入力、4入力参照用テーブル（LUT）、記録および出力論理がある。4入力LUTは4つの変数の機能を実行できる機能発生器である。
メモリ ブロック
サイクロンIII装置家族の各M9Kのメモリ ブロックはサイクロンIII装置に315までのMHzおよびサイクロンIII LS装置に274までのMHzで作動することができるオン破片の記憶の9つKbitsを提供する。埋め込まれたメモリ構造はM9Kのメモリ ブロックのコラムからRAM、先入れ/先出し最初の（先入れ先出し法）緩衝、またはROMとして形成できること成っている。サイクロンIII装置家族のメモリ ブロックは包みの処理、埋め込まれたプロセッサ プログラムおよび埋め込まれたデータ記憶中の最高のような適用のために最大限に活用される。
Quartus IIソフトウェアはまたはVHDLまたはVerilogのソース コードからの記憶を直接推論することによって熱心なmegafunctionの魔法使いを使用してM9Kのメモリ ブロックを記憶をinstantiating利用することを可能にする。
M9Kのメモリ ブロック サポート単一港、簡単なデュアル ポートのおよび本当のデュアル ポートの操作モード。単一港モードおよび簡単なデュアル ポート モードは×1、×2、×4、×8、×9、×16、×18、×32および×36の構成のすべての左舷幅のために支えられる。本当のデュアル ポートは×1、×2、×4、×8、×9、×16および×18の構成の左舷幅で支えられる。