最新の価格を尋ねる
サイト会員
9 年
Add to Cart
74HC00;74HCT00
クォードの2入力否定論履積ゲート
特徴
•JEDECの標準いいえ8-1Aに従います
•ESDの保護:
HBM EIA/JESD22-A114-Aは2000ボルトを超過します
MM EIA/JESD22-A115-Aは200ボルトを超過します
•−40から+85 °Cおよび−40 +125 °C.にに指定される。
記述
74HC00/74HCT00は高速SiゲートCMOS装置で、低い電力ショットキーTTL （LSTTL）と互換性があるピンです。彼らはJEDECの標準いいえ7Aに従って指定されます。
74HC00/74HCT00は2入力否定論履積機能を提供します。
即時参考データ
GND = 0ボルト;Tamb = 25 °C;tr = tf = 6 ns。
| 記号 | 変数 | 条件 | 典型的 | 単位 | |
| 74HC00 | 74HCT00 | ||||
| tPHL/tPLH | 伝搬遅延nA、nYへのnB | CL = 15 pF;VCC = 5ボルト | 7 | 10 | ns |
| CI | 入力キャパシタンス | 3.5 | 3.5 | pF | |
| CPD | ゲートごとの電力損失キャパシタンス | ノート1および2 | 22 | 22 | pF |
ノート
1. CPDが動的電力損失（µWのPD）を定めるのに使用されています。
PD = CPDの× Vの×CC2の× fIのN + Σ （× CL × VのCC2のfo）ところ:
fI = MHzの入れられた頻度;
fo = MHzの出力された頻度;
CL = pFの出力された負荷キャパシタンス;
VCC =ボルトの供給電圧;
N =合計の負荷切換えの出力;
Σ （CLの× VCC2の× fo） =出力の合計。
2. 74HC00のために条件はVI = GNDへVCCです。
74HCT00のために条件はVCCの− 1.5 V.へVI = GNDです。
Fig.1 Pin構成DIP14、SO14および（T） SSOP14。
Fig.2 Pin構成DHVQFN14。 Fig.3ロジック・ダイヤグラム（1つのゲート）。
Fig.4機能図表。 Fig.5 IECの論理記号。