新しい及び元のVirtex-5家族の概観XC5VSX95T

Virtex-5家族の概観

概説

Virtex®-5家族はFPGAの市場の最も新しい最も強力な特徴を提供する。第二世代ASMBL™ （高度のケイ素のモジュラー ブロック）のコラム ベースの建築を使用して、Virtex-5家族は5つの明瞭なプラットホーム（sub-families）、あらゆるFPGA家族が提供するほとんどの選択を含んでいる。各プラットホームはいろいろ高度の論理の設計の必要性に対応するために特徴の別の比率を含んでいる。最先端の、高性能論理の生地、Virtex-5 FPGAs強力な36-Kbitブロックを含む多くのハードIPシステム レベルのブロックを、RAM/FIFOs、第二世代に加えて統合されたDCM （デジタル時計のマネージャー）および段階ロックされ ループ（PLL）クロック発振器が付いている作り付けのディジタル式のインピーダンス、ChipSync™源同期インターフェイス ブロック、システム・モニタの機能性、高められた時計管理タイル、および高度のコンフィギュレーション オプションの25のx 18のDSPの切れ含むため、SelectIO™の技術。付加的なプラットホームの依存した特徴は高められた連続結合性のためのパワー最大限に活用された高速連続トランシーバーのブロック、PCI Express®の迎合的な統合された終点のブロック、三モード イーサネット レインコートを（媒体はコントローラーにアクセスする）含み、PowerPC®高性能440マイクロプロセッサはブロックを埋め込んだ。これらの特徴は高度の論理デザイナーがFPGAベースのシステムに性能および機能性のハイ レベルを造ることを可能にする。65 nm最新式の銅の加工技術で造られて、Virtex-5 FPGAsは注文ASICの技術へプログラム可能な代わりである。最先端のシステム設計はFPGAsのプログラム可能な強さを要求する。Virtex-5 FPGAsの提供前例のない論理、DSPの高性能論理デザイナー、高性能DSPデザイナーおよび高性能埋め込まれたシステム設計者の必要性に、懸命/柔らかいマイクロプロセッサ対応するための最もよい解決および結合性の機能。Virtex-5 LXT、SXT、TXTおよびFXTのプラットホームは高度の高速連続結合性およびリンク/トランザクション層の機能を含んでいる

Virtex-5 FPGAの特徴の概要

•5つのプラットホームLX、LXT、SXT、TXTおよびFXT

  − Virtex-5 LX:高性能概要の論理の適用

  − Virtex-5 LXT:高度の連続結合性の高性能論理

  − Virtex-5 SXT:高度の連続結合性の高性能信号処理の適用

  − Virtex-5 TXT:倍密度の高度の連続結合性の高性能システム

  − Virtex-5 FXT:高度の連続結合性の高性能埋め込まれたシステム

•交差プラットホームの両立性

  − LXT、SXTおよびFXT装置は調節可能な電圧を使用して同じパッケージで互換性がある足跡である

     調整装置

•、最先端の最適利用、FPGAの生地高性能

  −の実質の6入力参照用テーブル（LUT）の技術

  −の二重5-LUT選択

  −によって改善される減らホップの旅程

  −の64ビットの分散RAMの選択

  − SRL32/Dual SRL16の選択

•強力な時計管理タイル（CMT）の時間を記録すること

  ゼロ遅れの緩衝剤処理、頻度統合および時計段階の−のデジタル時計のマネージャー（DCM）のブロック

     転移

  入力のための− PLLのブロックはろ過の、ゼロ遅れの緩衝、頻度統合、および段階一致させて小刻みに動く

     時計部

•36-KbitブロックRAM/FIFOs

  −はデュアル ポートのRAMのブロックを調整する

  −は任意プログラム可能な先入れ先出し法の論理を高めた

  プログラム可能な−

     - x36までの本当のデュアル ポートの幅

     - x72までの簡単なデュアル ポートの幅

  −の作り付けの任意エラー修正回路部品

  −は2つの独立した18-Kbitブロックとして任意に各ブロックをプログラムする

•SelectIOの高性能平行技術

  3.3V入力/出力操作への− 1.2

  ChipSync™の技術を使用して−の源同期インターフェイス

  −のディジタル式のインピーダンス（DCI）活動的な終了

  −適用範囲が広くきめの細かい入力/出力の銀行業

  −の高速記憶インターフェイス サポート

•高度DSP48Eの切れ

  − 25 x 18のtwoの補足物、乗法

  −の任意加算機、減数および蓄積装置

  −の任意パイプライニング

  −の任意ビットごとに論理的な機能性

  −の熱心なカスケード接続

•柔軟な設定の選択

  − SPIおよび平行抜け目がないインターフェイス

  熱心な後退再構成論理の−の複数のビットストリーム サポート

  −自動バス幅の検出の機能

•すべての装置のシステム・モニタリングの機能

  −のオン破片/Off-chip熱監視

  −のオン破片/Off-chip電源の監視

  すべての監視された量への− JTAGのアクセス

•PCIの明白な設計のための統合された終点のブロック

  − LXT、SXT、TXTおよびFXTのプラットホーム

  PCIの明白な基礎指定1.1と迎合的な−

  −のブロックごとのx1、x4、またはx8車線サポート

  RocketIO™のトランシーバーと共の−の仕事

•三モード10/100/1000 Mb/sイーサネット レインコート

  − LXT、SXT、TXTおよびFXTのプラットホーム

  −のRocketIOのトランシーバーはPHYとして使用されるか、または外的なPHYに多くの柔らかいMIIを使用して接続できる

     （媒体の独立したインターフェイス）選択

•RocketIO GTPのトランシーバー100 Mb/sから3.75 Gb/s

  − LXTおよびSXTのプラットホーム

•RocketIO GTXのトランシーバー150 Mb/sから6.5 Gb/s

  − TXTおよびFXTのプラットホーム

•PowerPC 440のマイクロプロセッサ

  − FXTのプラットホームだけ

  − RISCの建築

  −の7段階のパイプライン

  −の32 Kバイト指示およびデータ隠し場所は含んでいた

  −によって最大限に活用されるプロセッサ インターフェイス構造（横木）

•65 nm銅CMOSの加工技術

•1.0V中心の電圧

•標準的なかPbなしのパッケージの選択で利用できる高い信号完全性のフリップ破片の包装

Virtex-5 FPGAの論理

•平均して、Virtex-4装置上の二段変速式等級の改善への1つ

•Cascadable 32ビット可変的なシフト レジスタか64ビットの分散記憶機能

•高められた斜めの旅程の優秀な誘導の建築はブロックにブロックの結合性を支える

  最低のホップを使って

•330,000個までの論理の細胞を含む:

  −は時計との207,360までの内部生地のフリップフロップ可能になる（XC5VLX330）

  − 13以上，000,000の総LUTビットが付いている207,360までの実質の6入力参照用テーブル（LUTs）

  二重5-LUTモードのための− 2の出力は高められた利用を与える

  −の論理の拡大の多重交換装置および入力/出力の記録

技術550のMHzの時計の

•6枚までの時計管理タイル（CMTs）

  −それぞれCMTは2 DCMsおよび1 PLL-upから18の総クロック発振器含んでいる

  滝DCM PLLまたはPLLにDCM適用範囲が広い−

  −の精密時計のdeskewおよび位相ずれ

  −の適用範囲が広い頻度統合

  性能のトレードオフ決定を楽にする−の多数のオペレーティング・モード

  −によって改善される最高入出力頻度

  −のきめの細かい段階の転移の決断

  −はジッターのろ過を入れた

  −のローパワー操作

  −の広い位相ずれの範囲

•最大限に活用された低ジッターの時間を記録することおよび精密な使用率のための差動時計の樹木構造

•32の全体的な時計ネットワーク

•全体的な時計に加える地方、入力/出力およびローカル コンピュータの時刻

SelectIOの技術

•1,200までユーザーI/Os

•1.2Vからの3.3Vへの入力/出力の標準の幅広い選択

•非常に高性能

  − 800までMb/s HSTLおよびSSTL （すべての片端接地I/Osで）

  − 1.25までGb/s LVDS （すべての差動入力/出力の組で）

•本当の差動終了のオン破片

•入出力I/Osの同じ端の捕獲

•広範な記憶インターフェイス サポート

550のMHzはブロックの記憶を統合した

•統合されたブロックの記憶の16.4までMbits

•任意二重18-Kbitモードの36-Kbitブロック

•本当のデュアル ポートのRAMの細胞

•独立した左舷幅の選択（x1へのx72）

  本当のデュアル ポート操作のための港ごとのx36合計までの−

  簡単なデュアル ポート操作のための港ごとのx72合計までの− （1読書の港および1は左舷を書く）

  x9、x18、x36およびx72幅のための同等/側波帯の記憶サポートと−の記憶ビット

  32K X 1に512 x 72からの−構成（先入れ先出し法操作のための8K X 4に512 x 72）

•Multirate先入れ先出し法サポート論理

  十分にプログラム可能なほとんど完全な、ほとんど空の旗が付いている−の完全な、空の旗

•旗の不確実性のない同期先入れ先出し法サポート

•高性能のための任意パイプラインの段階

•機能をバイト書きなさい

•FPGAの旅程を使用しないで64K Xを1つの記憶形作る熱心な滝の旅程

•高信頼性の必要メモリのための統合された任意ECC

•18 Kbit （以下に）操作のための特別な減ら力の設計

550のMHz DSP48Eの切れ

•25 x 18のtwoの補足物の乗法

•高められた性能のための任意パイプラインの段階

•任意48ビット蓄積装置はのための（任意蓄積装置とのMACC）操作を集める増加するために

  96ビットへの滝

•統合された加算機はのための操作を複雑増加するか、または増加加える

•任意ビットごとに論理操作モード

•切れごとの独立したCの記録

•外的な誘導資源なしでDSPのコラムで十分にcascadable